在現(xiàn)今的電子和智能系統(tǒng)里,已經(jīng)逐漸開(kāi)始采用LVDS,LV-PECL輸出差分晶振為產(chǎn)品的性能加持,LVDS是比較常用的輸出邏輯之一,LVDS的在百度上的定義是: 低電壓差分信號(hào),是一種低功耗,低誤碼率,低串?dāng)_和低輻射的差分信號(hào)技術(shù),這種傳輸技術(shù)可以達(dá)到155Mbps以上,LVDS技術(shù)的核心是采用極低的電壓擺幅高速差動(dòng)傳輸數(shù)據(jù),可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)或一點(diǎn)對(duì)多點(diǎn)的連接.本文的主要目的,就是為大家介紹并講解,差分振蕩器LVDS輸出的600mV至1200mV輸出擺幅.
如下圖1.1所示,具有600mV至1200mV的差分?jǐn)[幅的參考時(shí)鐘輸出已成為光模塊的常見(jiàn)要求,并由芯片組輸入要求驅(qū)動(dòng).差分?jǐn)[幅的定義為OUT+減去OUT-,這就是差分接收器將如何處理波形.例如,在第2頁(yè)的圖1.2中所示,在單端模式下測(cè)量每個(gè)差分輸出時(shí),相對(duì)于示波器觀察,OUT+減去OUT-會(huì)有效地使波形幅度加倍.由于不同的差分輸出格式對(duì)差分波形擺幅的定義可能不同,因此與芯片組供應(yīng)商(最好是波形圖)確認(rèn)確切的要求非常重要.

圖1.1.差分波形定義

圖1.2.差分輸出單端視圖

LVDS輸出操作原理:
LVDS是一款高速數(shù)字接口,適合許多需要低功耗和高抗噪能力的應(yīng)用.LVDS輸出使用低電壓擺幅差分信號(hào)以高速傳輸數(shù)據(jù).下一頁(yè)顯示了LVDS驅(qū)動(dòng)器的輸出結(jié)構(gòu),包括3.5毫安標(biāo)稱(chēng)電流源,通過(guò)開(kāi)關(guān)網(wǎng)絡(luò)連接到差分輸出,有時(shí)也稱(chēng)為“高”開(kāi)關(guān).輸出通常連接到100ω差分傳輸線,接收器輸入端端接一個(gè)100ω電阻.電阻值與傳輸線的阻抗匹配,并為信號(hào)提供電流路徑.

圖2.1.LVDS驅(qū)動(dòng)器輸出結(jié)構(gòu)

該驅(qū)動(dòng)器包括將共模電壓設(shè)置為標(biāo)稱(chēng)值為1.2V的電路,與VDD無(wú)關(guān).因此,無(wú)需在外部將驅(qū)動(dòng)器偏置到任何特定電壓.同樣,LVDS輸出可以連接到任何LVDS輸入,而無(wú)需擔(dān)心振蕩器的實(shí)際電源電壓.信號(hào)切換是通過(guò)四個(gè)標(biāo)有A,B,C和D的晶體管完成的.由于接收器的阻抗通常很高,因此來(lái)自驅(qū)動(dòng)器的幾乎所有電流都流經(jīng)標(biāo)準(zhǔn)的100差分端接電阻器,導(dǎo)致電壓差為350接收器輸入之間的mV.在圖2.1中,當(dāng)信號(hào)IN為低電平時(shí),晶體管A和B導(dǎo)通；電流流過(guò)
當(dāng)信號(hào)IN為高電平時(shí),晶體管C和D導(dǎo)通；當(dāng)信號(hào)IN為高電平時(shí),晶體管C和D導(dǎo)通.電流流過(guò)晶體管C和100電阻,然后流過(guò)晶體管D,在接收器兩端產(chǎn)生-350mV電壓.從接收器的角度來(lái)看,流過(guò)端接電阻器的電流的方向確定是否記錄了正或負(fù)差分電壓.正的差分電壓表示邏輯高電平,而負(fù)的差分電壓表示邏輯低電平.
將LVDS差分?jǐn)[幅調(diào)整為600mV至1200mV
具有LVDS輸出和標(biāo)準(zhǔn)100終端的SiTime可編程振蕩器的差分輸出擺幅典型值為700mV,最小至最大窗口為500mV至900mV.要將LVDS的差分?jǐn)[幅調(diào)整到600mV至1200mV的范圍,SiTime建議使用130Ω的端接電阻,如下圖3.0所示.它將典型的輸出擺幅值移至910mV,最小至最大范圍移至650mV至1170mV.為了使傳輸線和終端電阻完全匹配,建議將線阻抗增加到65Ω.

圖3.1.負(fù)載下的LVDS單AC端接

圖3.2.負(fù)載下的LVDS單AC端接

圖3.3.負(fù)載下的LVDS單AC端接

如果LVDS驅(qū)動(dòng)器和接收器使用不同的共模電壓工作,則建議使用AC端接.電容器用于阻止來(lái)自驅(qū)動(dòng)器的直流電流路徑,因此接收器必須實(shí)現(xiàn)自己的輸入偏置電路.交流耦合終端電路如圖3.1和圖3.2所示.如這些端接圖所示,交流耦合電容器可以放置在晶振負(fù)載端接電阻之前或之后.

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